硅時代即將終結！伯克利用碳納米管和二硫化鉬制備出1nm晶體管

晶體管的尺寸是計算機技術的重要部分。晶體管尺寸越小，芯片所能容納的數量就越多，處理器就會更快更有效。所以，長期以來計算機行業遵循著摩爾定律——集成電路中上的晶體管數量每兩年翻一倍。目前使用的是14nm尺寸的技術，10nm技術將會在2017年或者2018年采用。

但摩爾定律已經接近極限，即將失靈。7nm尺寸是硅生產的極限。當超過這個極限，硅晶體管在物理上太過靠近而使電子行為將會出現量子隧道效應。

因此，Intel等公司曾宣布將研究其他材料制備7nm晶體管。但這次伯克利實驗室拔得頭籌。Ali Javey團隊用碳納米管和二硫化鉬制造了1nm的晶體管。二硫化鉬功能與半導體類似，而碳納米管管道功能類似于控制電子流動的柵極。

據研究團隊介紹，這個研究還處于一個很早期的階段。伯克利實驗室團隊還沒有一個可行性方案大批量制造。除了理論可行之外，結果也很重要——新材料是否還有發展空間制造更小尺寸的晶體管，并能夠滿足未來計算機的功率和效率。

研究圖文簡介

圖1 直接源-漏隧穿漏電流：（A）標準化直接源-漏隧穿漏電流（Ids-leak），由在關態時，以Si和MoS2溝道厚度Tch為自變量的函數，通過WKB（Wentzel-Kramers-Brillouin）近似得到，從半導體（ITRS）2026技術節點的國際技術路線圖可知，Vds=Vdd=0.43V；（B）圖A中，相同關態條件下，對于不同厚度的Si和MoS2，Ids-leak是柵長Lg的函數，圖中的點線代表來自ITRS 的2026技術節點中的低操作能源限制。

圖2 1D2D-FET器件結構和表征：（A）具有MoS2溝道和SWCNT柵極的1D2D-FET示意圖；（B）代表性器件的光學顯微成像，包括MoS2薄片、柵極（G）、源極（S）和漏極（D）部分；（C）器件的偽顏色SEM成像，展示了SWCNT（藍色）、ZrO2柵介質層（綠色）、MoS2溝道（橘黃色）和Ni源漏電極（黃色）；（D）代表性樣品的橫截面TEM圖像，展示了SWCT柵極、ZrO2柵介質層和雙層MoS2溝道；（E）EELS map 展現了器件區域中碳、Zr和S元素的空間分布，證實了SWCNT、MoS2薄片和ZrO2介質層的位置。

圖3 1D2D-FET的電學表征和TCAD模擬：（A）雙層MoS2溝道SWCNT柵極FET在Vbs=5V和Vds=50mV和1V時的轉移特征曲線，正Vbs電壓靜電摻雜了外延區域n+；（B）器件在Vbs=5V和變化Vgs情況下的輸出特征曲線；（C）器件在Vds=1V和變化Vbs情況下的轉移特征曲線，表明了背柵偏壓作用在外延區域對阻抗、亞閾值擺幅值SS、開電流和器件特征的影響；（D, F）利用TCAD對雙層MoS2器件進行模擬了在關態（D）和開態（O）情況下器件的電場等高線圖；（E, G）利用TCAD模擬器件在關態（E）和開態（O）的電子密度分布，由于來自SWCNT柵極的邊緣電場作用，耗盡區被用來定義LEFF，開態的LEFF-d-Lg和關態的LEFF>Lg。

圖4 MoS2的厚度依賴性：（A）MoS2溝道厚度對1D2D-FET性能的依賴性，隨著MoS2溝道厚度的增加，亞閾值擺幅值SS增加；（B）從實驗數據和TCAD模擬中提取出的亞閾值擺幅值SS，表明SS會隨著溝道厚度Tch的增加而增加。

【結論】

二維過渡金屬硫化物（TMDs）在原子水平操控上達到了厚度的極限尺寸，1D2D-FET結構能夠通過使用SWCNT的自然維度研究其物理性質和靜電學特性，避免了對任何刻蝕或者圖案化處理的需要。然而，對TMDs器件在如此小的尺寸下進行大規模加工和生產對于未來的創新仍然是非常巨大的挑戰，高質量薄膜的晶圓尺寸生長對于TMDs在集成電路的超大規模集成是另外一個巨大的挑戰。總之，這項工作為晶體管柵極長度的極限尺寸提供了新的視角，打破了傳統硅技術的5納米限制。

文獻鏈接：MoS₂ transistors with 1-nanometer gate lengths（Science，2016，DOI: 10.1126/science.aah4698）

本文由材料人編輯部靈寸和龍騎士供稿，材料牛編輯整理。

材料牛網專注于跟蹤材料領域科技及行業進展，這里匯集了各大高校碩博生、一線科研人員以及行業從業者，如果您對于跟蹤材料領域科技進展，解讀高水平文章或是評述行業有興趣，點我加入編輯部。